（原标题：静态时序验证富配平台，走向消亡？）
公众号记得加星标，第一时间看推送不会错过。
来源 ： 内容来自semiengineering，谢谢 。
时间越来越依赖于向量。静态技术还能继续提供必要的结果吗？也许吧。
芯片行业传统上依靠裕度来缓解时序问题，但现在越来越多的因素正在影响时序。静态时序分析能否发展到解决这些问题？
静态时序验证 (STA) 是寄存器传输级 (RTL) 抽象得以被接受的基石技术。它表明，只要最长的组合路径能够在时钟周期内稳定，功能就不会受到时序的影响。在 90 年代，这仅仅是将门电路的数量相加，乘以门电路的延迟，然后与时钟周期进行比较。后来，线路的延迟开始比门电路更大，计算变得依赖于布局布线。这推动了物理综合的采用。但延迟计算仍然是固定的。
如今，影响计时的因素有很多，其中大多数都与活动相关。更为复杂的是，这些活动的影响范围涵盖从纳秒到运行时间等多个数量级。
在 STA 建立之前，所有设计都必须在门级进行仿真。“这是不可扩展的，”西门子数字工业软件产品管理总监 Wei Lii Tan 表示。“当时我们无法对设计运行完全定制的仿真或晶体管级仿真，现在当然也做不到。设计越来越大。在数字流程中需要考虑的影响越来越多。话虽如此，STA 一直在不断发展，并将继续发展，以应对这些即将到来的新影响。否则，我必须自定义所有时间，这是不可扩展的。”
目前，这并没有影响到所有人。“大多数人只是采取一般裕度，” Ansys（现为 Synopsys 的一部分）产品营销总监 Marc Swinnen 表示。“对于一般裕度，你会假设每个门电路都可能承受如此大的电压降，因此每个门电路的速度都会减慢这么多。在整个设计中，做出这样的假设可能代价高昂，而实际上，只有极小一部分门电路会真正经历接近这么大的电压降。你让所有人为少数人的过错付出代价。静态工具通常不是由活动驱动的。STA 的魅力就在于它与活动无关。”
需要考虑的因素有很多。“我们采用的是经典方法，即为未知问题留出余地，”弗劳恩霍夫IIS自适应系统工程部高效电子部门负责人安迪·海尼格（Andy Heinig）说道。“我们目前所做的并非都那么先进，但我预计在未来某个时候，这种方法会变得不可或缺。这确实与产品息息相关。产品类型、预期工作频率等等。这会让决策变得非常艰难。”
这是一种权衡之举。“硅片刚从晶圆厂出来时，运行频率往往会达不到要求，”Ansys 的 Swinnen 说道。“虽然利润率被认为更安全，而且由于你已经看到了所有人最糟糕的情况，所以你不会错过任何细节，但情况并非总是如此。你可能会发现，通过详细的分析，你错过了最坏的情况。这完全取决于你愿意承担的风险。”
影响时序的因素有很多。最短的时间尺度是电阻压降。中等时间尺度包括热效应等富配平台，而最长的时间尺度则是老化。这些因素都与活动相关。新的制造技术，例如3D堆叠，正在添加诸如应力诱导时序之类的因素。如果要使静态时序分析保持相关性，就必须考虑所有这些因素。
当晶体管需要的电流超过其在特定时刻的供应能力时，就会发生小时间尺度的电压降。“随着节点的更新，你会在同一区域塞进更多的晶体管，”Swinnen 说。“此外，这些晶体管的开关速度更快，这意味着你会有更强烈、更突然的电流消耗。你会得到更大的电流随时间的变化 (dI/dt)，而且这些电流必须在本地获取。虽然片外有电容，但从晶体管的角度来看，电容离得很远，而且它和电容之间的电阻太大，以至于电流永远无法及时到达。如果电流来不及，电压就会下降。这是一个局部问题，使用去耦电容很难解决。”
过去十年来，这一直是先进节点面临的一个问题。“客户了解其影响，并且已经在为此进行设计，”新思科技高级产品经理 Manoz Palaparthi 表示。“IR 高度依赖于矢量，因此，了解不同矢量可能造成的最坏情况影响需要作为 IR-STA 的一部分进行考虑。”
然而，这确实需要额外的分析步骤。“大多数工具都具有基于实例的电压降静态时序分析功能，”西门子的Tan说道。“该工具会获得每个实例的电压降信息。影响是根据进入每个实例的电压降计算出来的，然后.lib文件会包含一些信息，告诉STA工具逻辑块将如何基于该电压降进行操作。”
每个门电路的性能都需要根据电压进行降低。“你需要多个针对不同电压进行特性描述的库，然后在这些库之间进行插值，以找到特定电源电压下门电路的性能，”Swinnen 说。“给定电压值后，STA 工具就可以进行常规分析。它只是根据每个门电路的实际电压更改其库信息。但这涉及的信息量很大，而且通常只针对关键路径或时序敏感路径进行分析。”
由于电压降与活动相关，因此存在忽略最坏情况的风险。“有些设计经历的电压降比预期要大得多，”Swinnen 说道。“随着速度的提高，在某个时刻，动态电压降会抑制性能。这会导致无法完全达到预期的目标性能。而且，这些电压降通常是未被检测到或被忽略的。”
中长期时间表
一个新出现的问题是热量，当 3D 堆叠变得更加普遍时，热量将成为造成延迟的主要原因。“到目前为止，这还不是问题，”Synopsys 的 Palaparthi 说。“客户通过设置适用于整个芯片的统一降额来解决这个问题。但由于 HPC 设计，当你有多芯片堆叠时，这种情况正在改变。现在，温度的影响在整个芯片上并不均匀。如果你只采用单一的降额、单一的裕度，那么你要么错过了什么，要么设计过度了。这就是热感知 STA 变得真正重要的地方。”
越来越多的工具正在考虑热影响。“即使在大型芯片上，也确实存在温度梯度，”Swinnen 说。“传统上，布局布线工具还没有真正测量温度。它们使用功率密度作为替代。功率密度是指门电路消耗的功率，你把它们加到一个方格里，然后赋值给它一个数字。它是对每个小区域产生功率的相对度量。功率密度较高的区域温度较高，你可以通过不同的 PVT 角来区分芯片的各个部分。”
大约10年前，老化和制造偏差开始成为人们关注的问题，这对于汽车等产品生命周期较长的行业至关重要。Tan说：“我们一开始只是设定一个固定的降额，然后还要再加X%的降额，以应对即将发生的偏差。这太过悲观了。它首先发展成为片上偏差设置，后来又演变为基于实例的设置。对于每个实例，该工具都会计算偏差的影响。.lib的方法也变得更加细化——它不是那种放之四海而皆准的方案，这有点过于悲观了。”
老化采用类似的方法。“客户会为整个设计设定一个裕度来应对老化问题，但随着工艺节点的减少和电源电压的下降，任何裕度都会在PPA方面留下一些影响——通常情况下，性能会受到影响，”Palaparthi说。“如今，我们正在进行真正的原生老化分析，计算老化对时序的影响，采用不同的BTI、不同的活动和不同的时间范围，然后我们就可以进行原生老化分析。这正在成为一种主流应用。”
随着业界持续采用3D堆叠技术，许多此类问题变得更加严重。“热密度越来越大，”Tan说道。“协同优化开始发挥作用。例如，如何优化两个相邻芯片组之间的逻辑？在最基本的层面上，它仍然是STA富配平台，但现在需要考虑更多因素。STA必须发展得更高效、粒度更细。设计流程必须更加注重时序，从布局规划到最终布线和签核阶段。”
这将成为第三方芯片蓬勃发展的必要步骤。“当你审视芯片设计时，你不可能对所有芯片进行时间控制，”西门子数字工业软件产品管理高级总监乔·戴维斯 (Joe Davis) 表示。“它的行为会略有不同，这取决于它的集成方式，无论是集成在硅基板上还是有机基板上，还是夹在不同的东西之间。但所有东西之间都有接口和握手机制，这些机制使你能够将其变成一个可解决的问题。未来的创新将会带来更多这样的挑战，一次解决一个。”
制造工艺也带来了新的问题。“应力是一个新兴问题，”Palaparthi 说。“目前，它不像红外、热效应和老化问题那么突出，但由于多芯片和HBM堆叠技术的发展，一两年后它将变得尤为突出。堆叠会产生大量的热量和翘曲，因此应力对这些市场来说将变得至关重要。背面金属也会带来一些问题。当热量从底部传来时，它会产生非常不均匀的影响。如果热点和冷点之间的温差为10°或20°，那或许可以控制。但如果温差超过10°或20°，就需要对其进行建模，因为它会影响时序。”
一切都变得有点复杂。“问题在于，如何指定哪个门处于哪个温度、哪种活动以及哪个年龄，”Swinnen 说。“将所有这些信息整合在一起，然后驱动时序，这才是问题所在。问题不在于最终的计算，而在于整合所有必要的信息，以准确捕捉整个芯片的差异。”
方法论
没有一个标准的方法论适用于所有人。它很大程度上取决于你瞄准的市场、所使用的技术节点以及频率承受的压力程度。
“我们从过去的流片案例中学习，”弗劳恩霍夫的海尼格说道。“对于良率，你会对什么是可能的，什么是不可能的有很好的预感。如果你的下一个产品在频率和技术方面非常相似，你就能很好地掌握可以重复利用的知识。但如果你切换到一项新技术，你可能需要一两轮来了解更多信息。你可以通过重新设计来改进它，或者你将在下一个设计中使用它。如果你正在设计一个大批量的产品，许多公司会进行重新设计以提高良率。当你的产品批量较小时，你可能不会那么积极地降低利润率。”
公司可以根据预期问题的严重程度，逐步解决问题。“如果你观察数字实现流程，就会发现它并非单一的流程，”Tan 说。“有些阶段需要进行粗略的规划，例如综合和布局；然后，在接近尾声的阶段，需要进行大量的微调。在降低功率和粗略规划的阶段，可以进行一系列的调整。而到了流程的后期，则可以构建更精细的流程——基于实例的 ECO 和基于实例的时序分析。”
需要帮助来确保努力用在正确的地方。“我们有一种叫做基于图的分析方法，可以纵观整个设计，”Palaparthi 说。“它会提供一份完整的时序报告，然后针对最差和关键路径，你可以进行更详尽的基于路径的分析 (PBA)。这能让你对关键路径的时序和 IR 敏感度进行更详细、更准确的局部分析。例如，我可能有一个对 IR 高度敏感的路径。这些路径对于 IR 工具进行注释、了解 IR 影响，然后再次对这些路径进行时序分析非常重要。”
所有这些都需要及早考虑。“这正是架构师赚钱的地方，”西门子的戴维斯说。“这就是为什么芯片设计中的布局规划如此关键。为了获得更高的性能，需要将各个部件更紧密地连接在一起，因为这样可以减少延迟，但也会产生更多热量，导致速度变慢，这两者之间存在着权衡。这需要找到一个平衡点。”
许多因素都与矢量相关，虽然这些因素可能有助于分析电压降，但这种方法对于热和老化分析不太现实。Palaparthi 说：“你可以提供矢量作为输入。你可以获取一个显示每个节点活动的 FSDB 文件，然后对整个设计进行活动传播。在此基础上，我们会进行快速功耗分析，以获得时序影响。我们确实认为这是老化分析的一部分，但它计算量很大。另一种方法是应用一些静态方法来解决这个问题。你可以对整个设计应用触发率或静态概率，这取决于设计师的专业知识。”
解决方案必须在准确性和计算成本之间取得平衡。“当你涉及到非常大的系统时，你必须使用非矢量方法，”戴维斯说。“但非矢量方法不会告诉你什么时候会发生什么。我的热点在哪里？我的热点什么时候出现？这个平面图能行得通吗？从物理角度来看，早期模拟变得更加关键。这在今天是一个挑战，因为很多模拟直到过程的后期才出现。左移——当我接近真正了解它的阶段时，我如何才能获得一个足够好的模型来发挥作用？我需要早期的数据，这些数据可能不是完全准确，但却是有用的信息。”
并非所有设计部分都值得如此深入的分析。“有些公司可能希望在CPU模块上投入大量精力，因为在这个模块上，他们可以在最大程度地提升整个芯片性能方面取得巨大进步，”Palaparthi说道。“他们会花费大量时间尽可能地调整该模块的利润率。对于其他模块，则不会花费太多时间。投资回报率并不那么重要。它会根据项目周期、复杂性和风险承受能力而变化，也会根据他们正在开发的应用程序而变化。”
如果逃逸风险让你夜不能寐，戴维斯提供了另一种选择。“一种越来越流行的技术是在芯片中放置电压降传感器或温度传感器，以便在检测到偏移时对时钟进行动态校正。这真的会改变你对设计目标的看法，如果你有一个安全阀，它会说：‘如果存在可能造成竞争条件或性能问题的电压降偏移，我将降低时钟频率，直到克服该偏移，然后恢复正常。’”
结论
虽然还有很多额外的挑战，但只要有足够的计算，这些挑战都能够迎刃而解。“关于STA即将消亡的报道被大大夸大了，”戴维斯说。“它总有一个适用范围。关键在于定义这个范围，随着我们逐步增加功能、不同的电压、不同的温度或不同的工艺角，你就可以分析其影响。时序是一种最坏情况的传播。它说最坏的情况是，我会在此之前到达，最坏的情况是，我会在这个时间切入。如果我们进行分区，你总是可以定义一个有效的区域。”
EDA 公司正在快速发展。“这是一个非常有趣的时代，因为复杂性不断增加，而且许多新的因素正在发挥作用，”Palaparthi 说道。“红外、老化、热应力——这些因素对于精度和裕度的降低至关重要。问题的另一面是，随着芯片数量的增加、场景数量的增加以及每个芯片中单元实例数量的增加，这给 STA 工具在计算需求和 TAT 需求方面带来了巨大的压力。为了解决这些问题，许多创新正在涌入该领域。”
https://semiengineering.com/the-demise-of-static-timing-verification/
*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。
今天是《半导体行业观察》为您分享的第4156期内容，欢迎关注。
加星标第一时间看推送，小号防走丢
求推荐富配平台
配资天眼提示：文章来自网络，不代表本站观点。
